11
数字电路
主要内容：
1、数制与编码
2、逻辑代数
3、组合电路的分析与设计
4、时序电路的分析与设计
22
对于一个具有p位整数，n位小数的r（r≥2）进制数D，有
Dr = dp-1 ... d1 d0 . d-1 ... d-n
若 r=2, 则 D2
r 进制数左移1位相当于？
r 制数数右移2位相当于？
推广：
D8 = ∑ d i × 8
i
D16= ∑ d i × 16
i
数制与码制
r：基数
例：( )2 = ( )10 ( 45)10 = ( )2
33
二进制八进制，二进制十六进制
方法：位数替换法
= ( )2 = ( )8
常用按位计数制的转换
= ( )10
44
非十进制数的加法和减法
逢 r 进 1（r 是基数）
两个二进制数的算术运算
加法：进位 1 + 1 = 10
减法：借位 10 – 1 = 1
11010+10111 = ?
55
有符号数的表示
原码
最高有效位表示符号位（ 0 = 正，1 = 负）
零有两种表示（+ 0、 – 0）
n位二进制表示范围： – ( 2n-1 – 1) ~ + ( 2n-1 – 1)
补码
n位二进制表示范围： –2n-1 ~ + ( 2n-1 – 1)
零只有一种表示
反码
66
二进制的原码、反码、补码
正数的原码、反码、补码表示相同
负数的原码表示：符号位为 1
负数的反码表示：
符号位不变，其余在原码基础上按位取反
在 |D| 的原码基础上按位取反（包括符号位）
负数的补码表示：反码 + 1
MSB的权是－2n1
有符号数的表示
( 11010 )补 = ( )10
7
有符号数的表示
符号数改变符号：
1. 改变符号意味着符号数发生变化，相当于在原来的符号数
前面加一个负号（-）；
2. 符号数变化可以按三种表达方式（码制）变化：
3. 原码表达 改变最高位（符号位）；
4. 反码表达 改变每一位；（取反）
5. 补码表达 改变每一位，然后在最低位加1；（取补）
6. 注意：取补操作忽略最高位的进位（保持位数不变）。
7
8
有符号数的表示
例：-2310=（ ）7位原码=（ ）8位补码
例：已知X补=010100， Y补=101010 ，求
(X/2)8位补码， (Y/2) 8位补码， (-X) 8位补码，
(-Y) 8位补码， (-2Y) 8位补码
8
9 9
加法：按普通二进制加法相加
减法：将减数求补，再相加
溢出
对于二进制补码，加数的符号相同，和的符号
与加数的符号不同。
二进制补码的加法和减法
10
已知8 位二进制数A、B 的补码表达为
[A]补=10110100, [B]补=00100111；
则[A-B]补=（ ）。
A）11011011 B）11001101
C）01110011 D）10001101
10
二进制补码的加法和减法
[-A+B]补=（ ）
对100 个符号进行二进制编码，至少需要（ ）位二进制编
码。
A）6 B) 7 C) 8 D) 9
11
二进制编码
n位二进制串可以表达最多2n种不同的对象；表达m
种不同对象至少需要 多少位二进制数据串？
编码与数制的区别。
在数制表达中，二进制串表达具体数量，可以比较大小，小
数点前的MSB和小数点后的LSB的0通常可以去掉（有符号
数除外）；在码制表达中，二进制串表达的是对象的名称，
不能比较大小，MSB和LSB的0不能去掉。
11
12
二进制编码
BCD码 —— 十进制数的二进制编码。
常用的：
1）有权码：8421，2421 对应关系？
2）无权码：余3码
例： = ?8421BCD= ?2421BCD= ?余3码
=?10
12
13
二进制编码
奇偶校验码（可靠性编码）
奇校验和偶校验的概念
例：若采用奇校验，信息码为01111011 的监
督码元为（ ）。
偶校验？
13
1414
数字电路
主要内容：
1、数制与编码
2、逻辑代数
3、组合电路的分析与设计
4、时序电路的分析与设计
1．三种基本运算：与、或、非。
运算的优先顺序
例： ，当A=0，B=0，C=0时，求F的值。
2．复合逻辑运算（电路符号）
与非运算：
或非运算
与或非运算
异或运算（性质）
同或运算
15
逻辑代数中的运算
已知有二输入逻辑门，输入A、B 与
输出F, 若满足A=1, B=1 时, F=0，则A ,
B 与F 之间的逻辑关系可能是( )。
A）异或 B）同或
C） 与非 D）或非
16
逻辑代数中的定理
1．基本公式
证明方法： 完全归纳法（穷举） 递归法
2．异或、同或逻辑的公式
偶数个变量的“异或”和“同或”互补。
奇数个变量的“异或”和“同或”相等。
多个常量异或时，起作用的是“1”的个数，有奇数个
“1”，结果为“1”。
多个常量同或时，起作用的是“0”的个数，有偶数个
“0”，结果为“1”。
16
1000个“1”和999个“0”
异或后再与999个“0”同
或，结果是 。
1717
几点注意
不存在变量的指数 A·A·A A3
允许提取公因子 AB+AC = A(B+C)
没有定义除法
if AB=BC A=C ??
没有定义减法
if A+B=A+C B=C ??
A=1, B=0, C=0
AB=AC=0, AC
A=1, B=0, C=1
错！
错！
18
逻辑代数中的基本规则
18
代入定理：
在含有变量 X 的逻辑等式中，如果将式中
所有出现 X 的地方都用另一个函数 F 来代替，
则等式仍然成立。
X·Y + X·Y’ = X
(A’+B)·(A·(B’+C)) + (A’+B)·(A·(B’+C))’ = (A’+B)
1919
反演规则：
与或，0 1，变量取反
遵循原来的运算优先次序
不属于单个变量上的反号应保留不变
对偶规则
与或；0 1
变换时不能破坏原来的运算顺序（优先级）
对偶原理
若两逻辑式相等，则它们的对偶式也相等
逻辑代数中的基本规则
20
逻辑代数中的基本规则
20
例：写出下面函数的对偶函数和反函数
F = ( A’·(B+C’) + (C+D)’ )’+AD
正逻辑约定和负逻辑约定互为对偶关系
一个电路，在正逻辑下的逻辑函数为AB+C’D’，
则在负逻辑下，其对应的逻辑函数为( )。
21
逻辑函数的表示方法
一个逻辑函数可以有5种不同的表示方法：真值表、
逻辑表达式、逻辑图、波形图和卡诺图。
要求：能够进行相互转换。
比如：写出某逻辑函数的真值表；
画出某函数的逻辑电路图；
已知某电路的波形图，写出该电路的真值表；
21
2222
逻辑函数的标准表示法
最小项
—— n变量最小项是具有n
个因子的标准乘积项
n变量函数具有2n个最小项
全体最小项之和为1
任意两个最小项的乘积为0
A’·B’·C’
A’·B’·C
A’·B·C’
A’·B·C
A·B’·C’
A·B’·C
A·B·C’
A·B·C
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
A B C 乘积项
2323
逻辑函数的标准表示法
最大项
—— n变量最大项是具有n
个因子的标准和项
n变量函数具有2n个最大项
全体最大项之积为0
任意两个最大项的和为1
A+B+C
A+B+C’
A+B’+C
A+B’+C’
A’+B+C
A’+B+C’
A’+B’+C
A’+B’+C’
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
A B C 求和项
2424
A’·B’·C’
A’·B’·C
A’·B·C’
A’·B·C
A·B’·C’
A·B’·C
A·B·C’
A·B·C
最 小 项
m0
m1
m2
m3
m4
m5
m6
m7
0 0 0 0
0 0 1 1
0 1 0 2
0 1 1 3
1 0 0 4
1 0 1 5
1 1 0 6
1 1 1 7
A B C 编号
A+B+C
A+B+C’
A+B’+C
A+B’+C’
A’+B+C
A’+B+C’
A’+B’+C
A’+B’+C’
M0
M1
M2
M3
M4
M5
M6
M7
最 大 项
例：四个变量可以构成( )个最小项，它们之和
是( )。最小项m5和m10相与的结果为（ ）。
例：n个变量构成的所有最小项之和等于（ ）；n
个变量所构成的所有最大项之积等于（ ）。
2525
最大项与最小项之间的关系
1
1
1
0
1
0
0
1
G
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 0
A B C F
(A’·B·C)’ = A+B’+C’
Mi = mi’
mi = Mi’
标号互补
2626
最大项与最小项之间的关系
①、 Mi = mi’ ； mi = Mi’ ；
③、一个n变量函数，既可用最小项之和表示，
也可用最大项之积表示。两者下标互补。
②、某逻辑函数 F，若用 P项最小项之和表示，
则其反函数 F’ 可用 P 项最大项之积表示，
两者标号完全一致。
27
已知逻辑函数 F=A+B’C， 则与该函数对应的
最小项列表表达式为F(A,B,C)= ( ) ，最
大项列表表达式为F(A,B,C)= ( )
例：写出下列函数的反函数和对偶函数：
最大项与最小项之间的关系
28
逻辑函数的化简
什么是最简
项数最少
每项中的变量数最少
卡诺图化简
公式法化简
29
公式法化简
并项法： 利用 A·B+A·B’=A·(B+B’)=A
吸收法： 利用 A+A·B=A·(1+B)=A
消项法： 利用 A·B+A’·C+B·C = A·B+A’·C
消因子法：利用 A+A’·B = A+B
配项法： 利用 A+A=A A+A’=1
30
卡诺图化简
步骤：
填写卡诺图
圈组：找出可以合并的最小项
保证每个圈的范围尽可能大、圈数尽可能少
方格可重复使用，但不要重叠圈组
读图：写出化简后的各乘积项
消掉既能为0也能为1的变量
保留始终为0或始终为1的变量
积之和形式：
0 反变量
1 原变量
思考：和之积形式？？
31
最小积之和：圈1
最小和之积：圈0；F取非后圈1再取非。
例：求F1的最简与或表达式
例：求F的积之和的最简式及和之积的最简式。
卡诺图化简
3232
某一逻辑函数真值表确定后，下面描述该函数逻辑功能
的方法中，具有唯一性的是（ ）。
A) 该逻辑函数的最简与或式
B) 该逻辑函数的积之和标准型
C) 该逻辑函数的最简或与式
D) 该逻辑函数的和之积式
卡诺图化简
对于一个逻辑函数，下列哪个说法是正确的（ )。
a) 最简表达式可能是和之积也可能是积之和形式
b) 最简表达式就是最简积之和表达式
c) 最简表达式就是最简和之积表达式
d) 最简积之和与最简和之积一样简单
33
非完全描述逻辑函数及其化简
无关项
约束项：不可能出现的取值组合所对应的最小项；
任意项：出现以后函数的值可任意规定的取值组合所对
应的最小项；
无关项：约束项和任意项的统称。
非完全描述逻辑函数
具有无关项的逻辑函数
33
34
非完全表述逻辑函数的化简
无关项既可以作为“0”处理，也可以当作
“1”处理
注意：卡诺图画圈时圈中不能全是无关项；不必为
圈无关项而画圈。
例：F=A’D+B’C’D’+AB’C’D，输入约束条件AB+AC=0
最小积？最小和？
34
非完全描述逻辑函数及其化简
3535
数字电路
主要内容：
1、数制与编码
2、逻辑代数
3、组合电路的分析与设计
4、时序电路的分析与设计
36
组合电路的设计
问题
描述
逻辑
抽象
选定
器件
类型
函数化简
电路处理
函数
式变换
电路
实现
真值表
或
函数式
用门电路
用MSI组合
电路或PLD
37
举 例
用74x138实现
38
例 设X、Z均为三位二进制数，X为输入，Z为输
出。要求二者之间有以下关系：
当3X 6时，Z=X+1;
当X <3时，Z=0;
当X >6时，Z=3。
用一片3—8译码器74x138和少量门实现该电路。
举 例
39
举 例
设计一个四舍五入电路，输入A3A2A1A0 为8421BCD
码，表示一个十进制数X，F 为输出。当X≥5 时，
F=1；X<5 时，F=0。
用与或两级门电路实现下面电路功能
二选一多路复用器
（Y=SD1+S’D0）
40
冒险
产生原因：
静态冒险：
静态1型冒险：或门输入端同时向相反方向变化，导致0尖峰。
逻辑表达：A+A’；
静态0型冒险：与门输入端同时向相反方向变化，导致1尖峰。
逻辑表达：A·A’；
判断方法：（对与或结构电路中的静态1型冒险）
卡诺图中的相切现象：若某一“与项”中的一个最小项与另一
“与项”中的一个最小项相邻，则可能会出现冒险；
消除：
对于相切边界，增加一致项（冗余项），消除相切现象；
将上述相邻的最小项合并为新的“与项”，则可起到抑制冒险
的作用；
40
41
1) 写出下面电路的逻辑表达式；
2）找出电路的所有静态冒险。
按照逻辑式 实现的电路存在静态冒险，
能够实现同样功能的无冒险电路对应的逻辑表达式为
。
4242
数字电路
主要内容：
1、数制与编码
2、逻辑代数
3、组合电路的分析与设计
4、时序电路的分析与设计
若J－K 触发器原态为“1”，控制输入J=K’=1
，当有效时钟作用后状态Q*=（ ）。
44
时钟同步状态机结构
下一
状态
逻辑
F
状态
存储器
时钟
输出
逻辑
G
输入
输出
时钟
信号
激励 当前状态
下一状态：F（当前状态，输入）
输出：G（当前状态，输入）
组合
电路
状态存储器：由激励信号得到下一状态
激励方程
驱动方程
输出方程
转移方程
MEALY（米立）型
MOORE（摩尔）型
4545
试分析下图所示电路的逻辑功能。
1.分析时钟同步状态机。写出激励方程式、输出方程式、转移
表，以及状态/输出表。（状态Q1 Q2=00~11使用状态名A~D）。
2.假设机器的起始状态为00，请写出当输入X=110011时的输出序
列Z。
4646
用D触发器设计一个时钟同步状态机，它的状态/输
出表如下表所示。使用两个状态变量（Q1和Q2），
状态赋值为A=00，B=11，C=10，D=01。写出转换
表、激励方程式和输出方程式，画出电路图。
S X
0 1
A B，1 C，0
B D，0 A，0
C B，1 C，1
D D，1 A，0
S*，Z
时钟同步状态机设计
4747
计数器：
例：在某计数器的输出端观察到下图所示的波形，试
确定该计数器的模。
某自然二进制加法计数器，其模为16，初始状态为
0000，则经过2008个有效计数脉冲后，计数器的
状态为（ ）。
(a) 0110 (b) 0111 (c) 1000 (d)1001
48
4位二进制计数器74x163
74x163的功能表
0
1
1
1
1
CLK 工作状态
同步清零
同步置数
保持
保持,RCO=0
计数
CLR_L LD_L ENP ENT
0
1
1
1
0 1
0
1 1
74x161异步清零
计数器芯片
49
分析下面电路的模为多少？
CLK
CLR
LD
ENP
ENT
A QA
B QB
C QC
D QD
RCO
74x163
0
1
+5V
CLOCK 模12计数器
QD：12分频
占空比50％
5050
移位寄存器计数器
D0 = F ( Q0 , Q1 , … , Qn-1 )
反 馈 逻 辑
D Q
CK Q
D Q
CK Q
D Q
CK Q
D Q
CK Q
CLK
FF0 FF1 FF2 FF3
一般结构：
5151
计数器：
用移位寄存器实现。环形、扭环形。
要实现一个模为8的计数器，至少需要（ ）个触发器；
若用环形计数器实现，需要（ ）位移位寄存器，
或用（ ）位移位寄存器构成的扭环形计数器实现。
n个触发器构成的最大长度线性移位寄存器型计数器（LFSR），
其计数长度为（ ）。
4级扭环形计数器（Johnson Counter）的状态转换图中无效
状态有（ ）个。
5252
序列检测器：
试画出1101序列检测器的状态图或状态表。（可重叠，不
可重叠）（MEALY型，MOORE型）
设计一个MEALY 型序列检测器，它有1 个输入x 和一个输出
z，当且仅当输入x是1111 或1001 时，输出z 为1；否则z=0。
序列允许重叠。画出该电路的状态转换图。
例如： x：0 1 0 1 1 1 1 0 0 1 1 0 0 1 1 1 1 1
z：0 0 0 0 0 0 1 0 0 1 0 0 0 1 0 0 1 1
5353
序列发生器
—— 用于产生一组特定的串行数字信号
计数器+组合电路
反馈移位寄存器
例：用一片74X163和一片74X151及一个逻辑门电
路设计1001011序列发生器。
例 ： 使 用 移 位 寄 存 器 产 生 重 复 序 列 信 号
“1000001”，移位寄存器的级数至少为（ ）。
54
试用4位双向移位寄存器74x194设计完成一个频率相
同的四相脉冲发生器，四相脉冲Q3、Q2、Q1、Q0
输出波形如图所示。（2011年考研题）
用扭环型计数器实现
