电子工业出版社《EDA应用技术(第2版)》编制 王真富
项目一 2位二进制数乘法器设计制作方案
以2位二进制数乘法器设计为载体，介绍基于FPGA (Field-Programmable
Gate Array)的EDA（Electronic Design Automation）技术。通过在Quartus II
集成开发环境，基于原理图输入的2位二进制数乘法器设计，认识EDA开发流
程，熟悉开发工具Quartus Prime 和仿真工具ModelSim-Altera 。
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教学目标
项目一 2位二进制数乘法器设计制作方案
技能目标 知识目标 素质目标
(1)会安装EDA开发工具软件。
(2)能使用Quartus Prime 软件，
应用原理图输入法设计简单的组合逻辑
电路。
(3)能使用ModelSim-Altera 软
件对设计电路进行仿真。
(4)能将设计好的硬件程序通过编程器
载入开发板目标芯片。
(5)能使用Quartus Prime 软件对
设计电路进行管脚分配。
(6)能用开关与数码管设计数字电子系
统的输入与输出。
(1)知道EDA技术概况。
(2)知道FPGA的工作原理与基
本结构。
(3)掌握基于FPGA的EDA开发
流程。
(4)熟悉Quartus Prime
开发工具界面。
(5)熟悉ModelSim-Altera
仿真工具界面。
(1)训练正确使用工具、
仪器、电子元器件。
(2)训练安全用电操作，
电子元器件安全调试。
(3)训练规范的严谨细
致的电子设计规范。
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任务描述
设计2位二进制数乘法器：在Quartus Prime 软件平台上，用原理图输入法设计
2位二进制数乘加器；用ModelSim-Altera 仿真软件仿真检查设计结果；硬件验证
采用FPGA最小系统板；输入输出可利用的资源有按钮开关、LED灯、数码管、连接线
等即插件。
项目一 2位二进制数乘法器设计制作方案
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设计方案
位二进制乘法器组成
两位二进制数相乘，最多可得四位二进制数，其乘法运算，如图所示。
图 两位二进制数相乘过程
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从两位二进制数相乘过程可知：系统可分解为两个半加器和4个与门联结而成，
如图所示。
图 2位二进制数乘法器原理图
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1位二进制数半加器输入端口有加数Bn与被加数An, 输出端口有和Sn与进位Cn,
其模型如图所示。
图 半加器模型
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图 半加器原理图
根据半加器定义及真值表可得逻辑表达式；根据逻辑表达式，画出1位半加器原理
图，如图所示。
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图 两位二进制数输入参考电路
2.输入电路设计
用二个按键开关代表2位二进制数输入，当
按键按下时输入高电平，与之相连的发光二极
管“亮”，表示输入二进制数“1”；当按键
未按下时，输入低电平，与之相连的发光二极
管“灭”，表示输入二进制数“0”。输入参
考电路如图所示。
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图 四位二进制数输出参考电路
3.用发光二极管表示输出
用发光二极管的“亮”与“灭”表示输出的二
进制数“1”与“0”。当输出为高电平时，与
之相连接的发光二极管“亮”，表示数出二进
制数“1”；当输出为低电平时，与之相连接
的发光二极管“灭”，表示数出二进制数
“0”。输出参考电路，如图所示。
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图 七段数码管的形态与输出电路连接原理图
4.用数码管表示输出值
为了直观地显示2位二进制数乘
法器积的输出数值，可用七段数
码管，表示输出积的值。七段数
码管的形态与输出电路的连接原
理图，如图所示。
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七段数码管需要7位二进制
数表示，而2位二进制数乘法器
输出为4位二进制数,因而，需要
增加译码器。译码器可以选择
BCD七段译码器，其真值表如表
所示。
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增加译码器后2位二进制数乘法器原理图，如图所示。
图 具有译码器的2位二进制数乘法器原理图
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5.输入输出值均用数码管表示
图 两位二进制数乘法器原理图
如果输入的二进制数乘
数与被乘数以及输出的积均
用数码管显示数值，参考原
理图如图所示。
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设计流程
项目一 2位二进制数乘法器设计制作方案
