CSP 装配的可靠性
本文对三种芯片规模包装及其装配的可靠性进行比较。
板面焊接点可靠性信息的获得对于芯片规模包装(CSP,
chip-scale backage)的广泛实施是关键的。本文比较三个不同
的 CSP 概念及其装配的可靠性。另外，将使用一个修饰的
Coffin-Manson 关系，对一个专门的温度循环范围，设计出有
关几种低输入/输出(I/O)包装的焊接点可靠性的循环数据文
献。由喷气推进实验室(JPL, Jet Propulsion Laboratory,
Pasadena, CA)组织了一个微型 BGA 协会，来探讨有关包装
类型、I/O 数、PWB 材料与类型和制造变量对品质和电路板
可靠性的相互作用的技术问题。这里呈现给大家的是来自这
个课题的最新结果。
小型化的趋势
通孔(through-hole)和表面贴装
(surface-mount)集成电路(IC)包装的
预计用量根据市场的来源有很大的
不同。来自 BPA, UK 的一项计划如图一所示。几个趋势是
明显的。
双排引脚包装(DIP, dual in-line package)预计用量上减少
最多，从 1996 年的 160 亿在十年内减少到大约 50 亿，或者
每年减少 10 亿。相反，表面贴装包装的用量，包括 PQFP
(plastic quad flat pack)，预计在下一个十年内会增加。预计在
五年内增加 70~180 亿，并且在另外的五年内几乎是稳定水
平，只增加 20 亿。在十年内，COB(chip on board)预计从 50
亿增加到 130 亿，图一中未显示出。
CSP 和倒装芯片(flip-chip)包装的用量上的增加是相同
的。预计在 2006 年达到 60 亿。相反，在相同十年里 BGA
的增加预计是最小的，达到只有 15 亿的总用量。对 BGA 的
预计表明也许这些包装只是一个踏步石，工业将更广泛地接
受倒装芯片(flip chip)和芯片规模包装(CSP)，因为它们更好地
满足小型化应用的要求。
为什么采用芯片规模包装(CSP)？
CSP 的出现提供裸芯片(bare die)
与倒装芯片(flip chip)的性能与小型的
优势，具有标准芯片包装的优点。CSP 设计成比芯片模(die)
面积或周长大 ~ 倍的包装。图二说明 CSP 的两个概
念，包括具有 1)柔性或刚性内插器和 2)圆片级(wafer-level)
成型与装配再分布的两种包装。
包装达到如下的目的：
为回流焊接装配工艺提供与印刷线路板(PWB)焊盘冶
金兼容的锡球和引脚。
重新把芯片模(die)紧密的间距分配成在 PWB 制造规范
之内的间距水平。
由于小尺寸，不允许重大的重新分配；现在的低成本 PWB
制造限制了该技术的全面采用，特别是高输入输出(I/O)数。
防止芯片模的物理和阿尔发射线(alpha radiation)损坏，
提供散热的载体。
使芯片模功能测试容易。
微型 BGA 的自我对中(Self-Alignment)
如图三所示，用输入输出(I/O)的可扩展性和制造的坚固
性，CSP 可分类成栅格阵列和引脚型(无引脚型)。列出了每
个类型的主要优点/缺点。密间距(fine pitch)栅格阵列可接纳
更高的引脚数，与 BGA 类似，它们具有自我对中特性。对
BGA，包装贴装要求的放松已经广泛地认为与传统的表面贴
装包装比较减少了焊接点的缺陷。
影响自我对中的主要因素是熔化的焊锡表面张力，它提
供在包装上到焊盘的拉力。反作用力是包装的重量。对 PBGA，
从共晶锡球产生的拉力大于来自陶瓷 BGA(CBGA)的部分熔
化焊接点或者传统包装的锡膏熔化的力。因此，PBGA 具有
更好的自我对中。BGA 锡球分布的对称性进一步允许对
BGA 的 X 和 Y 和旋转位移。
对于栅格式 CSP，熔化的表面张力比 BGA 小得多，因
为它们具有较低的锡球量。这个较小的表面张力，配合 CSP
较密的间距，可能阻碍自我对中表现，特别对于重的包装。
CSP 可能要求比 50-mil 间距的 BGA 更紧的贴装精度。
栅格 CSP 显示有自我对中，但是在最好的偏移限制上
存在不和谐：
对于 46 个 I/O 的栅格 CSP，只有 25%的偏移是可接受
的。可接受的偏移对于 PBGA 是 62%，对于 CBGA 是
50%。[Noreika, Surface Mount International(SMI), 1997]
另一个研究者报告一个 80%的偏移。(Patridge, SMI
1997)
据说在 16,100 个焊接点中只有两个锡桥，是由于外来
材料，没有来自贴装不准确的缺陷。该试验是一个定性
研究，其中 300 个 46 I/O 的 CSP 是手放的，回流；然
后刻画焊点缺陷(Bauer, et al, SMI 1997)。
在装配有 44 I/O 的 CSP 包装的 200 个装配中，只检查
到两个焊接点短路(Hunter, at al, CHIPCON 1998)。
当 JPL 领导的微型 BGA 协会装配 30 个试验载体(每个
载体都有四个 46 I/O 的 CSP)时，没有观察到缺陷。
当八个具有 160 I/O 的 CSP 有 的偏移时，没有观
察到缺陷。这个是针对 ~ mm 直径的焊盘布局
(IMAPS, 1997, )。
微电子装配的可靠性
在包装附着中一个主要的损坏根源是改变系统温度。当
系统没有使用时就关闭电源造成更多的循环。以前，电子硬
件通常长期地保持有点，其结果是相对少的温度循环，引起
对由温度循环影响的焊接点的关注。对焊接点的损坏最通常
是由下面因素引起的：
包装与板之间总的温度膨胀系数(CTE, coefficient of
thermal expansion)不匹配，引起应力。包装和板也可能
在厚度上和表面积上有温度梯度。
在元件与 PWB 焊锡附着之间的局部的 CTE 不匹配。
减少元件与 PWB 的 CTE 不匹配可减少循环损坏，但是
理想的条件决定于元件、PWB 和焊锡的温度条件。具有比元
件的 CTE 稍微较高的、CTE 经过修整的 PWB 材料可能是理
想的，因为，通常，总的 CTE 不匹配占上风，有热源芯片模
的元件比 PWB 较热。
还有其它方法用来减少对焊接点的损坏。底部充胶
(underfill)的应用是一个常见的技术，广泛用于板上芯片的直
接附着或者当包装的引脚不牢固时。其它不太传统的方法目
的是要在包装内吸收芯片模(die)与板之间的 CTE 不匹配，或
者外部地通过应力吸收机构，减少焊锡连接上的应力。这些
方法可能引起它们本身独特的损坏，因为最脆弱的连接现在
从焊锡转移到附着系统的其它区域。
CSP 装配的可靠性
表一分类了三个级别包装的装配可靠性。它包括对柔性
或刚性内插件(interposer)的包装和圆片级包装(wafer-level)的
可靠性试验数据。其失效机制的循环条件方面总结如下。
表一、CSP 装配可靠性的数据
包装类型简图
(不按比例)
循环条件 总循环数
失效/
样品
I/O
数
参考(说明)
-196~160°C
-65~150°C
-65~150°C
-55~125°C
-55~125°C
周期/小
时
130
1163
750
1000
1000
无充胶
**500
600
0/3
0/46
0/78
4/78*
0/78
1/8
3/8
188
188
46
40
DiStefano, T.,
Fjelstad, J. (1996,
April). Chip-scale
packaging meets
future design needs.
Solid State
Technology.
Greathouse, S.
(Feb. 1997).
Chip-scale package
solutions-The pro's
and cons.
Proceedings of
Second
International
Conference on
Chip-Scale
Packaging.
CHIPCON '97.
*4/78 right after
1,000 cycles in lead
Lall, P. (May
1998). Assembly
level reliability
characterization of
chip-scale
packages. 48th
Electronic
Component &
Technology
Conference.
**Internal TAB
failure.
0~100°C
(温度冲击)
>2000
充胶
<40
NA 266Chanchani, R., at
al. (May 1997).
Mini ball-grid
无充胶 array(mBGA)
assembly on
MCM-L boards.
Proceedings of
Electronic
Components and
Technology
Conference.
-40~125°C ~600*
无充胶
mm
>900*
无充胶
mm
NA 220Ianzone, R. (Feb.
1997). Ceramic
CSP: A low cost,
adptive
interconnect, high
density technology.
Proceedings of
Second
International
Conference on
Chip-Scale
Packaging,
CHIPCON.
*Private
Communication
温度膨胀系数经过吸收的(CTE-absorbed)CSP
表一显示了对于一个 CTE 不匹配经过释放的包装的温
度循环试验结果。该包装使用象 IC 内部连接一样的
TAB(tape-automated-bond)，一个有弹性的内连器和共晶锡球。
这个与 TAB 内连接的弹性关联的有弹性的内连器减少芯片
[CTE 2~3 ppm (parts per million)/°C]与 PWB[FR-4 的 CTE
4~15 ppm/°C]之间的温度膨胀差别。这种包装已经显示其可
靠性和稳固性，无需底部充胶。在表一中的温度循环/冲击是
针对 FR-4 上的链型包装，是从液态氮温度(-196°C)到热油
(160°C)温度范围内进行的。
由于焊接点的低应力状态，没有观察到焊接点的疲劳失
效机制，失效转移到具有高不匹配应力水平的 TAB 内连接
的脚跟部分。当使用柔软的金引脚时，发现有重要的改善。
在-65°C~150°C 范围内循环高达 2,000 次，金质的没有显示
失效。与在极度低温与高温下装配暴露有关的温度循环屏蔽
试验结果是不现实的，因此，它们的失效机制可能对现场失
效(field failure)不具代表性。
由于极度高温暴露，一个这种失效是接近玻璃态转化温
度(Tg)，或者聚合材料开始变软的温度时， FR-4 的扩孔和
变形。如果温度变得接近或超过 Tg，那么 PWB 材料显示严
重的损坏。在-65°C 到 150°C 温度循环范围内，FR-4 电镀通
孔(through-hole)发现有大量的内孔爆裂失效。
表一也包括来自两个用户的最新结果。失效的循环数比
这个包装的供应商提供的少得多。来自英特尔(Intel)1997 年
底发表的数据也显示这个包装失效的循环数比来自摩托罗
拉 1998 年五月发表的较高。前一个研究者被认为是有一个
受控的元件包装供应商，而后者的包装来自不同的品排。
极度的 CTE 不匹配
对一个圆片重新分配(wafer-redistributed)包装的装配的
温度循环试验结果在表一中显示。在这个包装中，一个薄片
金属/聚合物重新分配锡球在芯片上的位置，以保证这些与表
面贴装脚印兼容。这个包装类型的高度因为从裸芯片的金属
聚合层厚度而增加。这个增加的层通常将不吸收芯片与板之
间的 CTE 不匹配，因此，这个包装的装配可靠性预计与受控
塌落芯片连接(C4, controlled collapse chip connection)装配很
相似。
没有底部充胶材料，装配好的包装在受到 0~100°C 之间
的温度循环时达不到 40 个循环就失效。对于这些包装类型，
底部充胶通常要求达到装配可靠性的可接受水平。经过底部
充胶的装配循环达到 2,000 次都不会失效。
刚性内连器的陶瓷包装
非圆片级的陶瓷包装在没有底部充胶时仍显示合理的
装配可靠性。表一包括在 FR-4 上的一个陶瓷包装的温度循
环结果。陶瓷 CSP 使用多层陶瓷(MLC, multilayer ceramic)一
样的设计规则，温度压缩和金接线球的一级内连接选择，焊
接倒装芯片和引线接合。强度、刚性、共面性和包装的容室
是很好的。在一个 、低 Tg 温度的 FR-4 上的包装装配
在-40°C~125°C 之间大约 600 个温度循环失效。较厚的 FR-4
预计在暴露到 125°C 时显示较好的刚性，对本研究使用了接
近低 Tg 的 FR-4 聚合体的温度。
表面贴装，预计 CSP 可靠性
在 JPL 已经研究了传统表面贴装
包装的可靠性。28 与 20 脚的引脚芯
片载体(LCC, leaded chip carrier)和 68
脚翅型(gull wing)装配的循环失效试验
数据点及其 Weibull 分布在图四中显示。为了比较，也包括了
低引脚数的 CSP 的预计失效循环次数。
图四包括来种图表：LCC 与翅型的分布图和 CSP 的单数
据点。对于分布图，选择从 Y 轴的累积百分比(例如，50%)，
然后从 X 轴找到失效的循环数(例如，对 20 脚的 LCC 大约
700 次循环)。对于 CSP，Y 轴没有值，条的高度代表失效的
循环数，其值由 X 轴定义。例如，Hitachi(Tessera)40 DRAM
装配数据在-55~100°C 循环可达将近 2000 次。可是，由其它
公布的新数据显示对于来自不同供应商的包装的循环次数
低得多，在该条的顶部上的箭头所显示。
对于 LCC，从-55°C~100°C 的温度循环有 246 分钟的持
续时间。失效分布百分比是使用一个中间值绘图位置来近似
表示，Fi = ()/(n+)。双参数 Weibull 累积失效分布用来
配合该数据。
对于 CSP，结果是那些从文献收集和从修整的
Coffin-Manson 关系预计的。多数 CSP 包装的板的可靠性是
可比较的或者比其相应的 LCC 更好。可是，这些包装不象引
脚包装(包括翅型和 J 型引脚)那么稳固。J 型引脚的数据在图
四中没有显示，因为达到 3000 次循环都没有焊接点失效发
生。
系统地评估可靠性
板的可靠性信息对高可靠性应用的 CSP 实施是必要的。
为了帮助在这些领域建造基础设施，JPL 已经成立一个协会，
目的是探讨有关包装类型、I/O 数、PWB 材料、表面光洁度
和制造参数对装配包装品质与可靠性的相互作用的许多技
术问题。
该课题的目标是展示 CSP 内连接的控制、品质和可靠性，
支持一个产品保证与检查方法开发的，特别是装配级的，工
业基础设施的发展。目标包括：
最佳包装类型构造的特征化
包装类型、I/O 与环境依靠的可靠性特征化
返工技术
试验设计方法(DOE, design of experiment)用来改进效率。
切换的变量包括：包装的 I/O 与构造、PWB 材料、制造工艺
过程和环境条件。检查技术用来决定环境暴露期间损坏的进
展。失效循环数据使用 Weibull 失效分布和预计寿命的
Coffin-Manson 关系来分析。
CSP 实施的挑战
有关 CSP 技术实施的各个方面所标记的挑战可作如下
总结：
成熟性和有效性
使用与附着可靠性评估的 CSP 的有效性是最具挑战性
的问题。对大范围的 CSP 有许多的论文存在，但是多数包装
是在其发展的早期阶段，缺少包装可靠性数据。多数包装只
有原型的形式，但是不包装统一的包装特征或可有生产版本
的形式存在。包装发货比预计时间拖延是正常的事。
缺少设计指引标准
现在，没有 CSP 各元素的指引和标准。对于我们的设计，
当可得到时，就使用包装供应商开发的指引。否则，只考虑
现有的知识和工程判断。所选择的包装具有不同的间距、锡
球量、锡球成分和链式布局。在多数情况中，这些布局是无
规律的，设计需要许多时间和努力，这对具有较高 I/O 和许
多链式曲径的包装尤其麻烦。
PWB 材料
标准的 PWB 设计可用于低 I/O 的 CSP。试验载体包括
了几个这类包装，目的是当使用传统的 PWB 设计时确认装
配的可靠性。较高 I/O 的有源芯片包装要求使用集结式(微型
通路孔 microvia)电路板技术。可是，为了测试的目的，在标
准板上设计高 I/O 链式包装的可能的。试验载体的另一个形
式包括具有微型通路孔技术的 PWB。
应用
选择了许多 I/O 从低到高的包装描述特征。在今后一到
三年内，主要的包装将是那些少于 50 I/O 的，虽然特殊的应
用要求可利用 I/O 高得多的包装。预计另一个设计与装配的
挑战是在一块板上混合有传统表面贴装包装、直接芯片附着、
BGA 和 CSP。
试验载体设计
该协会同意集中在 CSP 技术的以下几个方面：
包装
选择了从引脚与无引脚的到微型 BGA 的许多包装来作
评估。I/O 数的范围从 12 到 540，以满足短期与长期的应用。
PWB 材料与制造
有树脂覆铜形式的 FR-4 和 BT(bismaleimide trazine)两
种材料用来评估。使用了标准板和微型通路孔板两种技术。
在链式设计中，标准 PWB 技术不能用于大多数的包装。
表面最后涂层
至少有三种将考虑用作评估：有机焊锡保护剂(OSP,
organic solder protectant)、热空气焊锡均衡法(HASL, hot air
solder leveling)和金/镍涂层。三种锡膏将要评估：免洗
(no-clean) 、水溶性(water soluble)和温柔激化的树脂(RMA,
rosin mildly activated)。
底部充胶(underfill)
有底部充胶要求的包装将在有和没有充胶的情况下评
估，以更好地理解不使用充胶的可靠性结果。
试验载体特征
试验载体是 ""，并且分成四个独立的区。每个区
有四个菊花链，可以在不影响其它区的菊花链的情况下切割
作失效分析。
环境测试
为了将我们的数据与那些为 BGA 产生的联系起来，将
考虑这些条件：-30~100°C 和-55~125°C。还有，温度循环将
在 0~100°C 之间完成。将进行机械振动与冲击，理论模型将
按需要建立。
微型 BGA 课题的现状
该协会已经完成了两个试验载体的设计：一个来自集体
小组的努力(TV-1)，另一个由一个小组成员开始的(TV-H)。
TV-H 的试验装配现在完成。这些装配现在正在评估，以决
定在生产之前是否要求改变。剩下唯一的挑战是对一个倒装
片包装的工艺优化。发现了有锡桥和没有锡桥的倒装片。锡
桥的一个可能的原因是焊盘之间缺少阻焊层，由于密间距形
式而无法使用阻焊层。
TV-1 试验板用来优化装配过程和确认菊花链(daisy
chain)的连续性。该协会现在正使用来自 9 个供应商的 16 个
包装来装配试验板。I/O 数从 12 到 540。完全生产将在试验
载体确认符合设计之后进行。
结论
自我对中，它使元件包装容易贴装到板上，是栅格式
CSP 比较引脚型最主要的特性。还没有建立得到可接受焊接
点的贴装偏移水平。对 CSP 可能要求比 BGA 更紧的贴装控
制。
CSP 装配的可靠性决定于包装类型和对圆片级最低值、
陶瓷的中等值和 CTE 吸收类型的最高值。底部充胶对圆片级
包装是要求的，它也可用来提高大多数其它包装的可靠性。
对几种低 I/O 的 CSP，焊接点的预计失效的温度循环次
数比在 JPL 完成的表面贴装引脚型包装的试验结果低。这些
包装比低 I/O 无引脚包装具有可比较的或者更好的可靠性。
传统上，焊接点失效已经被认为是微电子装配可靠性中
的最薄弱的连接，但这对具有创新设计的 CSP 可能不是真的。
基于焊接点失效由一个制造模型的人所作的预计比试验的
测试结果高一个数量级。
在一些情况中，循环温度范围可能严重，引起不代表现
场应用的失效机制。需要更深入的试验与失效分析来建立装
配可靠性结果的信心。
JPL 领导的协会的形成是要系统地探讨 CSP 装配的可
靠性。理解满足系统要求的试验的全部哲理，发现与 CSP 相
联系的新的失效机制，是收集有意的试验结果和建立这个技
术的基础设施的关键。
