版图设计培训资料
11技术中心内部资料技术中心内部资料
目录
第一部分：了解版图
1. 版图的定义
2. 版图的意义
3. 版图的工具
4. 版图的设计流程
�第二部分：版图设计基础
1. 认识版图
2. 版图组成两大部件
3. 版图编辑器
4. 电路图编辑器
5. 了解工艺厂商
2技术中心内部资料
目录
第三部分：版图的准备
1. 必要文件
2. 设计规则
3. DRC文件
4. LVS文件
第四部分：版图的艺术
1. 模拟版图和数字版图的首要目标
2. 首先考虑的三个问题
3. 匹配
4. 寄生效应
5. 噪声
6. 布局规划
7. ESD
8. 封装
3技术中心内部资料
IC模拟版图设计
第一部分：了解版图
1. 版图的定义
2. 版图的意义
3. 版图的工具
4. 版图的设计流程
4技术中心内部资料
1. 版图的定义：版图是在掩膜制造产品上实现
电路功能且满足电路功耗、性能等，从版图上
减少工艺制造对电路的偏差，提高芯片的精准
性。
第一部分：了解版图
电路图 版图
5技术中心内部资料
第一部分：了解版图
2. 版图的意义：
1）集成电路掩膜版图设计师实现集成电路制造所必不
可少的设计环节，它不仅关系到集成电路的功能是
否正确，而且也会极大程度地影响集成电路的性能、
成本与功耗。
2）它需要设计者具有电路系统原理与工艺制造方面的
基本知识，设计出一套符合设计规则的“正确”版
图也许并不困难，但是设计出最大程度体现高性能、
低功耗、低成本、能实际可靠工作的芯片版图缺不
是一朝一夕能学会的本事。
第一部分：了解版图
3. 版图的工具：
– Cadence
Virtuoso
Dracula
Assura
Diva
– Mentor
calibre
– Spring soft
laker
4.版图的设计流程
熟悉所需文件
对电路的了解
版图布局布线
第一部分：了解版图
DRC/LVS
GDSII to FAB
工艺厂商提供：.tf .display
Design rule 、DRC LVS 文
件、PDK、ESD文件、金
属阻值文件
8技术中心内部资料
IC模拟版图设计
第二部分：版图设计基础
1. 认识版图
2. 版图组成两大部件
器件
互连
3. 版图编辑器
4. 电路图编辑器
5. 了解工艺厂商
9技术中心内部资料
第二部分：版图设计基础
PolyPoly
M1M1
CT M2M2
1. 认识版图
10技术中心内部资料
第二部分：版图设计基础
2. 版图是电路图的反映，有两大组成部分
器件
MOS管
电阻
电容
三极管（省略）
二极管（省略）
电感（省略）
互连
金属（第一层金属，第二层金属……）
通孔
11技术中心内部资料
第二部分：版图设计基础
器件
MOS管
NMOSNMOS PMOSPMOS
MOS管剖面图
第二部分：版图设计基础
器件
MOS管
NMOS NMOS工艺层立体图工艺层立体图 NMOS NMOS版图版图
13技术中心内部资料
第二部分：版图设计基础
器件
MOS管
1) NMOS管
以TSMC，CMOS，N单阱工艺
为例
NMOS管，做在P衬底上，沟道
为P型，源漏为N型
2) 包括层次：
NIMP，N+注入
DIFF，有源区
Poly，栅
M1，金属
CONT，过孔
3) MOS管的宽长确定
4) 当有PCELL时;当无
PCELL时
NMOS NMOS版图版图
第二部分：版图设计基础
器件
MOS管
1) NMOS管
以TSMC，CMOS，N单阱工
艺为例
PMOS管，做在N阱中，沟道
为N型，源漏为P型
2) 包括层次：
NWELL，N阱
PIMP，P+注入
DIFF，有源区
Poly，栅
M1，金属
CONT，过孔
3) MOS管的宽长确定
PMOS PMOS版图版图
第二部分：版图设计基础
反向器
器件
器件版图器件版图器件剖面图及俯视图器件剖面图及俯视图
16技术中心内部资料
第二部分：版图设计基础
MOS管
1)反向器
2)NMOS，PMOS
3)金属连线
4)关于Butting Contact部分
器件
第二部分：版图设计基础
器件
电阻
选择合适的类型，由电阻阻值、方块电阻值，
确定 W、L；R=L/W*R0
电阻类型 电阻版图
18技术中心内部资料
第二部分：版图设计基础
器件
电容
1) 电容值计算C=L*W*C0
2) 电容分类：
poly电容
MIM电容
�基于单位面积电容值
MOS电容
源漏接地，基于栅电容，
C=W*L*Cox
MIM电容版图
MOS电容版图
19技术中心内部资料
第二部分：版图设计基础
互连
金属（第一层金属，第二层金属……）
1) 金属连线
M1，M2，M3，M4……
通孔
2)过孔
Via1，Via2，Via3……
20技术中心内部资料
第二部分：版图设计基础
互连
1) 典型工艺
CMOS N阱 1P4M工艺剖面图
连线与孔之间的连接
21技术中心内部资料
第二部分：版图设计基础
建立LIBRARY
3. 版图编辑器
1) virtuoso编辑器
CIW窗口
22技术中心内部资料
第二部分：版图设计基础
3. 版图编辑器
2) virtuoso编辑器--Library
manager
23技术中心内部资料
第二部分：版图设计基础
CIW窗口
3. 版图编辑器
3) virtuoso编辑器-- 建立
cell
24技术中心内部资料
第二部分：版图设计基础
3. 版图编辑器
4) virtuoso编辑器--工作区和层次显示器
LSW 工作区域
25技术中心内部资料
第二部分：版图设计基础
3. 版图编辑器
5) virtuoso编辑器 --版图层次显示（LSW）
26技术中心内部资料
第二部分：版图设计基础
3. 版图编辑器
6) virtuoso编辑器 --版图编辑菜单
27技术中心内部资料
第二部分：版图设计基础
3. 版图编辑器
7) virtuoso编辑器 --显示窗口
28技术中心内部资料
第二部分：版图设计基础
3. 版图编辑器
8) virtuoso编辑器 --版图显示
29技术中心内部资料
第二部分：版图设计基础
3. 版图编辑器
9) virtuoso编辑器--数据流格式版图输出
30技术中心内部资料
第二部分：版图设计基础
4. 电路图编辑器
1) virtuoso编辑器--电路图显示
31技术中心内部资料
第二部分：版图设计基础
4. 电路图编辑器
2) virtuoso编辑器 --电路器件及属性
32技术中心内部资料
第二部分：版图设计基础
4. 电路图编辑器
3) virtuoso编辑器-- 电路添加线名、端口及移动
窗口
33技术中心内部资料
第二部分：版图设计基础
4. 电路图编辑器
4) virtuoso编辑器-- 建立SYMBOL VIEW
电路图 Symbol 图
34技术中心内部资料
第二部分：版图设计基础
4. 电路图编辑器
5) virtuoso编辑器--建立SYMBOL 操作
35技术中心内部资料
第二部分：版图设计基础
4. 电路图编辑器
6) virtuoso编辑器--CDL输出操作
36技术中心内部资料
第二部分：版图设计基础
4. 电路图编辑器
7) virtuoso编辑器--CDL输出
37技术中心内部资料
第二部分：版图设计基础
5. 了解工艺厂商
GLOBALFOUNDRIES
HHG—华虹宏力
SMIC --中芯国际
CSMC – 华润上华
FMIC—深圳方正
TSMC -- 台积电
UMC -- 台联电
Winbond -- 华邦
先锋
比亚迪
新进
厦门集顺
无锡和舰
38技术中心内部资料
IC模拟版图设计
第三部分：版图的准备
1. 必要文件
2. 设计规则
3. DRC文件
4. LVS文件
39技术中心内部资料
第三部分：版图的准备
1. 必要文件
PDK
*.tf
DRC
LVS
.cdsenv
.cdsinit
40技术中心内部资料
版图设计基础——设计规则
2. 设计规则
版图设计规则——工艺技术要求
，，，，95nm不同的
工艺
N阱
DIFF
Poly
Metal
Cont
Via
……
最小宽度
最小间距
最小覆盖等等
41技术中心内部资料
第三部分：版图的准备
2. 设计规则
1) PMOS的形成
42技术中心内部资料
第三部分：版图的准备
2. 设计规则
2) 调用PCELL
43技术中心内部资料
第三部分：版图的准备
2. 设计规则
3) Design
Rule
第三部分：版图的准备
2. 设计规则
4) 规则定义
45技术中心内部资料
第三部分：版图的准备
2. 设计规则
4) 规则定义
NW（N WELL）
46技术中心内部资料
第三部分：版图的准备
2. 设计规则
4) 规则定义
PO(Poly)
47技术中心内部资料
第三部分：版图的准备
2. 设计规则
4) 规则定义
M1(Metal1)
48技术中心内部资料
第三部分：版图的准备
2. 设计规则
4) 规则定义
VIA
49技术中心内部资料
第三部分：版图的准备
3. DRC文件
DRC:Design
Rule Check，
设计规则检查。
DRC程序了解
有关你工艺的所
有必需的东西。
它将着手仔细检
查你所有布置的
一切。
5/1000=
DRC文件
第三部分：版图的准备
3. DRC文件
举例说
明 nwell的
DRC文件
NW DRC
第三部分：版图的准备
4. LVS文件
LVS: layout versus
schematic，版图与
电路图对照。
LVS工具不仅能检
查器件和布线，而
且还能确认器件的
值和类型是否正确。
第三部分：版图的准备
4. LVS文件
Environment setting
：
1) 将决定你用几层的
金属，选择一些你
所需要的验证检查。
2) 选择用命令界面运
行LVS，定义查看
LVS报告文件及
LVS报错个数。
关闭ERC
检查
定义金
属层数
用命令跑
LVS的方式
LVS COMPARE CASE
NAMES
SOURCE CASE YES
LAYOUT CASE YES
第三部分：版图的准备 4. LVS文件
layer mapping:
1) 右图描述了文件
的层次定义、层
次描述及gds代码；
2) Map文件
是工艺转换之
间的一个桥梁。
第三部分：版图的准备
4. LVS文件
Logic operation:
定义了文件层次的
逻辑运算。
第三部分：版图的准备
4. LVS文件
DefinedDevices:
右图定义器件
端口及器件逻
辑运算。
第三部分：版图的准备
4. LVS文件
Check tolerance:
右图定义检查器件
属性的误差率，一
般调为1%。
第三部分：版图的准备
4. LVS文件
LVS电路与版图对比
电路图 版图
58技术中心内部资料
第三部分：版图的准备
4. LVS文件
LVS网表对比
电路网表
版图网表
电路网表与版图网表
完全一致的结果显示
（ Calibre工具）
版图网表转换为版图
Bac
k
59技术中心内部资料
IC模拟版图设计
1. 模拟版图和数字版图的首要目标
2. 首先考虑的三个问题
3. 匹配
匹配中心思想
匹配问题
如何匹配
MOS管
电阻
电容
匹配规则
4. 寄生效应
寄生的产生
寄生电容
寄生电阻
天线效应
闩锁效应
5. 噪声
6. 布局规划
7. ESD
8. 封装
第四部分：版图的艺术
60技术中心内部资料
第四部分：版图设计艺术
1. 模拟电路和数字电路的首要目标
模拟电路关注的是功能
1) 电路性能、匹配、速度等
2) 没有EDA软件能全自动实现，所以需要手工处理
数字电路关注的是面积
1) 什么都是最小化
2) Astro、appollo等自动布局布线工具
61技术中心内部资料
第四部分：版图设计艺术
这个电路时做什么
用的？
• 电路功能？
• 频率多少？
•低寄生参数节
点？
电流
多大
？
• 大电流在哪里
？
• 小电流在哪里
？
• 电流流入其他
模块？
有哪
些匹
配要
求？
• 认出节点
• 认出晶体管
• 认出其他模块
• 认出远处部件
还有
其他
什么
吗？
• 器件布置分面
的考虑？
• 金属选择？
• 隔离要求？
2.首先考虑的三个问题
62技术中心内部资料
第四部分：版图设计艺术
3. 匹配
中心思想：
1）使所有的东西尽量理想，使要匹配的器件被相同的
因 素以相同的方式影响。
2）把器件围绕一个公共点中心放置为共心布置。甚至
把器件在一条直线上对称放置也可以看作是共心技
术。
）共心技术对减少在集成电路中存在的热或工艺的线性梯
度影响非常有效。
63技术中心内部资料
第四部分：版图设计艺术
3. 匹配
匹配问题
差分对、电流镜……
误差
工艺导致不匹配
1）不统一的扩散
2）不统一的注入
3）CMP后的不完美平面
片上变化导致不匹配
1）温度梯度
2）电压变化
64技术中心内部资料
第四部分：版图设计艺术
3. 匹配
如何匹配
1）需要匹配的器件尽量彼此挨近
芯片不同 的地方工作环境不同，如温度
2）需要匹配的器件方向应相同
工艺刻蚀各向异性
如对MOS器件的影响
3）选择单位器件做匹配
如电阻电容，选一个中间值作为单位电阻（电容），串并得到其它
电阻（电容）
单位电阻电容彼此靠近方向相同放置，相对匹配精度较好
4）叉指型结构匹配
5）虚拟器件
使器件的中间部位与边缘部位所处环境相同
刻蚀时不会使器件自身不同部位不匹配
65技术中心内部资料
第四部分：版图设计艺术
6）保证对称性
轴对称的布局
四角交叉布局
缓解热梯度效应和工艺梯度效应的影响
连线时也要注意对称性
同一层金属
同样多的通孔
同样长的金属线
器件之间、模块之间，尽量让所有东西布局对称
7）信号线匹配
差分信号线，彼此靠近，相同长度
寄生效应相同，延迟时间常数相同，信号上升下降时间相同
8）器件尺寸的选择
相同的宽度
尺寸大些
工艺刻蚀偏差所占的比例小些
66技术中心内部资料
第四部分：版图设计艺术
DUMMY管使边界条件与内部相同
DUMMY管短路减小寄生贡献
3. 匹配
MOS管
67技术中心内部资料
第四部分：版图设计艺术
3. 匹配
MOS管
1） 轴对称匹配
68技术中心内部资料
第四部分：版图设计艺术
3. 匹配
MOS管
2）匹配金属连线
69技术中心内部资料
第四部分：版图设计艺术
拆为相同数目的finger
排列成：AABBAABB或者ABBAABBA
3. 匹配
MOS管
3）MOS管的匹配
70技术中心内部资料
第四部分：版图设计艺术
3. 匹配
MOS管
4）中心对称
71技术中心内部资料
第四部分：版图设计艺术
3. 匹配
MOS管
5）有相同节点时
72技术中心内部资料
第四部分：版图设计艺术
3. 匹配
MOS管
6）差分的匹配
）一种需要高度匹配的电路技术就是所谓的差分
逻辑。
）在coms逻辑中，每个信号只有一条导线来传送
低或高电平，由此来决定逻辑状态。
）在差分逻辑中每个信号有两条导线，确定在两
条导线上两个信号之间的差就告诉了你逻辑状
态。
特别注意
匹配问题
73技术中心内部资料
第四部分：版图设计艺术
两MOS管源端相同时中心对称实例
7）差分的匹配版图（一）
74技术中心内部资料
第四部分：版图设计
艺术
8）差分的匹配版图（二）
75技术中心内部资料
第四部分：版图设计艺术
使用单位电阻
3. 匹配
电阻
76技术中心内部资料
第四部分：版图设计艺术
3. 匹配
电阻--叉指结构
77技术中心内部资料
第四部分：版图设计艺术
使用单位电容
3. 匹配
电容
电容匹配
78技术中心内部资料
第四部分：版图设计艺术
3. 匹配
电容
电容匹配
右图为一个电容中心版图
的布局。一片容性组由比
率为1：2：4：8：16的电
容组成，右图的布局方法
使全局误差被均化。
1：2：4：8：16的电容匹配版
图 79技术中心内部资料
第四部分：版图设计艺
术
3. 匹配
匹配规则
1）把匹配器件相互靠近放置；
2）使器件保持同一个方向；
3）选择一个中间值作为你的根器件；
4）采用指状交叉方式；
5）用虚设器件包围起来；
6）四方交叉你的成对器件；
7）匹配你布线上的寄生参数；
8）使每一样东西都很对称；
9）使差分布线一致；
10）使器件宽度一致；
11）总是与你的电路设计者交流；
12）注意邻近的器件；
80技术中心内部资料
第四部分：版图设计艺术
4. 寄生效应
寄生的产生
1）两种材料之间会有寄生电容
2）电流流过之处会有寄生电阻
3）高频电路导线具有寄生电感
4）器件自身也有寄生效应
5）影响电路的速度，改变频响特性
81技术中心内部资料
第四部分：版图设计艺术
寄生电容
1） 金属与衬底之间的平板电容
最重要的寄生问题
通过衬底耦合到其它电路上
2）金属线之间的平板电容
3）金属线之间的边缘电容
82技术中心内部资料
第四部分：版图设计艺术
寄生电容
4） 特定的工艺中，随着金属层次越高，最小宽度越
大。 M1离衬底最近，单位面积电容越大。M4走供
电总线，M3用作二级供电，如下图所示M2的寄生
电容最小。
根据设计要求
选择最小寄生
电容层次
当层次离衬底越来
越远时单位面积的
电容越来越小，但
最小宽度却在增大。
83技术中心内部资料
第四部分：版图设计艺术
寄生电容
减小寄生电容的方法
寄生电容＝金属线宽×金属长度×单位面积电容
1）敏感信号线尽量短
2）选择高层金属走线
最高层金属，离衬底最远，单位面积电容最小
3）敏感信号彼此远离
4）不宜长距离一起走线
5）电路模块上尽量不要走线
6）绕开敏感节点
84技术中心内部资料
第四部分：版图设计艺术
寄生电阻
1）每根金属线都有寄生电阻（对于版图电流超过就应该留意
它的线宽、drop的影响）
2）如下图：我们希望这根导线能承载1毫安的电流，金属最小宽度是
2um，当电流流过这一长导线时，它上面的压降是多少？电路要
求10mv的电压降？如何改进？
）IR Drop一般不要超过10mv，这意味着导线增加5倍。
3）电源布线时尤其要注意
金属层是
每方块50
毫欧
=欧
长/宽=方块数
85技术中心内部资料
第四部分：版图设计艺术
4）可以根据19毫安的总电流来确定整条导线的尺寸。对
这条导线采用每微米毫安，需要的导线宽度为38
微米才可靠。（用总电流安培数除以每微米安培数
19/）
沿整条路径都布置很粗的供电方案 使导线沿路径逐渐变细可节省面积
86技术中心内部资料
第四部分：版图设计艺术
寄生电阻
减小寄生电阻
寄生电阻＝（金属长度/金属宽度）×方块电阻
1）加大金属线宽，减小金属长度
2）如果金属线太宽，可以采用几层金属并联走线
M1M2M3三层金属并联布线，总的寄生电阻减小1/3
87技术中心内部资料
第四部分：版图设计艺术
减小CMOS器件寄生效应
将晶体管裂开，用多个手指（finger）并联取代
88技术中心内部资料
第四部分：版图设计艺术
天线效应
1）天线效应：在工艺干法刻蚀时会在晶片表面淀积电荷，暴露
的导体可以收集能够损坏薄栅介质的电荷，这种失效机制称为等
离子致损伤/天线效应。
2）解决天线效应的方法：
金属跳层
用PN结将其电荷引入衬底
89技术中心内部资料
第四部分：版图设计艺术
闩锁效应
1. Latch up 是指cmos晶片中, 在电源power VDD和地线
GND之间由于寄生的PNP和NPN双极性BJT相互影响
而产生的一低阻抗通路, 它的存在会使VDD和GND之
间产生大电流。
2. Latch up 最易产生在易受外部干扰的I/O电路处, 也偶
尔发生在内部电路。
3. 随着IC制造工艺的发展, 封装密度和集成度越来越高,
产生Latch up的可能性会越来越大。
4. Latch up 产生的过度电流量可能会使芯片产生永久性
的破坏, Latch up 的防范是IC Layout 的最重要措施之
一。
90技术中心内部资料
第四部分：版图设计艺术
5. Latch up 的原理分析(一)
CMOS INV与其寄生的BJT截面图 寄生BJT形成SCR的电路模型
B到c的增益
可达数百倍
91技术中心内部资料
第四部分：版图设计艺术
6. Latch up 的原理分析(二)
Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极
(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为
P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电
阻；Rsub是substrate电阻。
以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发
时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，
电流增益非常小，此时Latch up不会产生。
当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会
反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND间
形成低抗通路，Latch up由此而产生。
92技术中心内部资料
第四部分：版图设计艺术
7. 版图中产生的latch up？
输出电流很大的情况下；
（P和N之间至少间距30-40u）
直接接到PAD的MOS管的D端；
（将MOS管的D端加大，孔到AA的间距至少2u）
产生clk，开关频率快的地方如PLL；
（频率越快，噪音越大，频率快对衬底不停放电，吃电流）
ESD与core cell 的距离会产生latch up；
（最好间距为40-50u）
93技术中心内部资料
第四部分：版图设计艺术
5. 噪声
1）噪声在集成电路中可以成为一个很大的问题，特别是
当你的电路是一个要接收某一很微弱信号的非常敏感
的电路，而它又位于一个进行着各种计算、控制逻辑
和频繁切换的电路旁的时候，就特别注意我们的版图
和平面布局。
2）混合信号芯片上噪声问题，由于模拟电路和数字电路
是在非常不同的噪声电平上工作，所以混合信号电路
的噪声问题最多。
94技术中心内部资料
第四部分：版图设计艺术
减小噪声的方法
1）减小数字电路的电压幅度
电压幅度越小，开关状态转变时需要的能量越小
2）把数字部分与模拟部分尽量远隔
3）保护环，把噪声锁在环内
电压噪声电流噪声在衬底中传播时被接地通孔吸收
通孔数量应比较多
地线应足够粗，减小连线寄生电阻
4）屏蔽层、屏蔽线
对关键信号和噪声严重的信号线屏蔽
接地的屏蔽线把噪声吸收到地上
M2走信号，下方M1接地，屏蔽下方噪声
M2走线，上方M3接地，屏蔽上方噪声
M2走线，两旁两条M2接地，屏蔽两旁噪声
5）电源线退耦
电源线和地之间加大的退耦电容
高频噪声容易通过退耦电容被地吸收
95技术中心内部资料
第四部分：版图设计艺术
差分信号与噪声
1）差分电路是一种用来检测两个同一来源的特殊走线的信号之差的
设 计技术。两条导线自始自终并排排列。每条线传递同样的信
息，但信息的状态相反。
2）由于两条导线靠得很近，所以很有可能噪音尖峰会以同样的幅度
同时发生在两条导线上，由于信号的相反，相减产生了非常清晰
的结果。
3）差分设计方法是有很强的抗噪音能力。当电路中的噪音问题十分
严重时，很多人都会依赖差分系统来解决问题。
96技术中心内部资料
第四部分：版图设计艺术
4）噪声隔离图（一）
97技术中心内部资料
第四部分：版图设计艺术
5）噪声隔离图（二）
98技术中心内部资料
第四部分：版图设计艺术
在信号线两边加地线
使大部分电场线终止到地线上
6）信号线的噪声隔离图
99技术中心内部资料
第四部分：版图设计艺术
7. 布局规划
1）考虑pad的位置影响来决定模块的摆放及其输入输出
方向
2）考虑模块间的连接关系确定整个布局
尽量短的连线
尽量少的交叉
尽量不要在模块上通过连线
3）考虑信号的要求来决定模块布局
如信号的绝对对称性
4）面积估算
模块间留下足够的距离布线
要考虑电源线走线、有对称要求的差分信号走线、有隔离要求的
信号走线等，预留足够空间
5）估计连线问题
100技术中心内部资料
版图设计艺术——布局
6）一些小提示
不要受最小尺寸限制 ，适当放大间距、宽度之类
不要用最小线宽布线，而更应关注寄生电阻是否较低
多打通孔，既保证连接，又减小寄生电阻
尽量让所有的管子保持在同一个方向
对于模拟电路，不要在模块上，或者任何元件上，走
信号线
敏感信号和比较噪的信号线不要经过任何元件上方
信号线不要经过电容上方
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第四部分：版图设计艺术
7） 掩膜设计的古老秘密
找出五六个不是最小尺寸的设计规则；
找到寄生参数最小的金属层；
有充足的宽导线和通孔；
不要相信你的电路设计者；
采用器件一致的方向；
早点当心你的敏感信号和大噪声信号；
如果版图看上去不错，它肯定工作；
学习你的工艺；
电源线宽度尽量宽些 ；
不要让噪声进入衬底 ；
交流沟通
102技术中心内部资料
第四部分：版图设计艺术
8. 静电泄放（ESD）(具体版图在项目中讲）
1）ESD即静电放电效应，是芯片制造和使用过程 中最
易造成芯片损坏的因素之一。它的产生主要有三个途
径：
人体接触--带静电的人手触摸芯片;
机器接触--制造过程中，与机器接触;
自产生电荷--已封装芯片在组合或运输过程中产生电荷;
2）人体在某种环境中可以存有~2KV的静电压，
这样高的电压可产生的峰值电流，如果施以未保
护的芯片PAD上，将有可能击穿MOS通道，或将多晶
硅gate烧融。
103技术中心内部资料
第四部分：版图设计艺术
9. 封装
1）封装问题应当在你甚至还没有开始你的芯片版图
设计之前就要考虑的问题。芯片封装的选择决定了
你的平面布局方案，涉及有关芯片尺寸、电路块布
置和其他一些问题。
2）45度规则：
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Thank you!
Q&A!
IC模拟版图设计
105技术中心内部资料
